本書首先研究JESD204B協議的基本內容，整理了其關鍵技術，分析了204B控制器的確定性延遲機制，探討了收發(fā)器PHY的系統結構和重要的參數設置。然后，本書分別針對發(fā)送端和接收端，詳細分析和描述JESD204B控制器的協議和數字電路設計實現。其次，本書基于55納米1p7m_RF工藝，采用數�；旌显O計完成了JESD204B收發(fā)器PHY的電路設計實現，重點詳述了發(fā)送器中的串行化器和終端檢測、接收器的自適應連續(xù)時間均衡器、離散時間判決反饋均衡器以及解串器設計。最后，本書介紹了基于混合信號的JESD204B收發(fā)器的系統仿真方案和關鍵仿真結果。

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