第1章 集成電路概述 1
1.1 半導體集成電路的基本概念 1
1.2 集成電路的分類 3
1.3 數(shù)字集成電路基礎 5
1.3.1 基于開關的基本數(shù)字邏輯門 5
1.3.2 數(shù)字集成電路的功能 7
1.4 數(shù)字集成電路的發(fā)展與應用 7
1.4.1 數(shù)字集成電路的發(fā)展 7
1.4.2 數(shù)字集成電路的應用 9
本章小結 10
習題1 10
第2章 MOS晶體管 12
2.1 MOS晶體管的結構與工作原理 12
2.1.1 MOS晶體管的結構 12
2.1.2 MOS晶體管的工作原理 13
2.2 MOS晶體管的電學特性 15
2.2.1 MOS晶體管的基本電流方程 15
2.2.2 MOS晶體管的電流-電壓特性 19
2.2.3 MOS晶體管的閾值電壓 21
2.3 MOS晶體管的小尺寸效應 24
2.3.1 溝道長度調(diào)制效應 24
2.3.2 MOS晶體管的二級效應 25
2.4 MOS的亞閾值特性 27
2.5 MOS晶體管的電容 29
2.5.1 MOS柵極電容 29
2.5.2 漏源pn結的結電容 32
2.6 小尺寸MOS晶體管 33
2.6.1 SOI MOS晶體管 33
2.6.2 應變硅MOS晶體管 34
2.6.3 FinFET MOS晶體管 35
本章小結 37
習題2 37
第3章 CMOS集成電路制造工藝 39
3.1 半導體集成電路中MOS器件的形成 39
3.1.1 MOS晶體管的結構參數(shù)設計 39
3.1.2 CMOS集成電路器件的基本結構 41
3.2 CMOS集成電路的平面工藝流程 42
3.2.1 n阱CMOS工藝 42
3.2.2 p阱CMOS工藝 52
3.3 MOS集成電路中的有源寄生效應 53
3.3.1 場區(qū)寄生MOSFET 53
3.3.2 寄生雙極型晶體管 54
3.3.3 CMOS集成電路中的閂鎖效應 55
3.4 深亞微米CMOS集成電路工藝 58
3.4.1 深亞微米CMOS集成電路工藝流程 58
3.4.2 銅互連工藝 59
本章小結 62
習題3 62
第4章 集成電路互連線 63
4.1 集成電路中的互連線 63
4.1.1 互連線的種類 63
4.1.2 互連線的寄生電阻 66
4.1.3 互連線的寄生電容 66
4.1.4 多層互連線 70
4.2 互連線延遲 72
4.2.1 互連線RC模型 72
4.2.2 互連線等電位區(qū)域 74
4.2.3 長互連線的驅動 75
本章小結 76
習題4 77
第5章 CMOS反相器 78
5.1 CMOS反相器的結構 78
5.1.1 反相器的基本概念 78
5.1.2 CMOS反相器的電路結構 80
5.2 CMOS反相器的靜態(tài)特性 81
5.2.1 CMOS反相器的傳輸特性 81
5.2.2 CMOS反相器的邏輯閾值 84
5.2.3 CMOS反相器的有效高/低電平輸入 85
5.2.4 CMOS反相器的噪聲容限 86
5.3 CMOS反相器的瞬態(tài)特性 88
5.3.1 CMOS反相器的上升時間和下降時間 90
5.3.2 CMOS反相器的延遲時間 92
5.4 其他結構反相器 95
5.4.1 三態(tài)反相器 95
5.4.2 遲滯反相器 96
本章小結 98
習題5 99
第6章 CMOS邏輯門電路 100
6.1 基本CMOS靜態(tài)邏輯門 100
6.2 CMOS復合邏輯門 103
6.2.1 異或門 104
6.2.2 復合邏輯門電路的構成方法 105
6.3 MOS管的串并聯(lián)特性 106
6.3.1 晶體管串聯(lián)的情況 106
6.3.2 晶體管并聯(lián)的情況 107
6.3.3 晶體管尺寸的設計 108
6.4 CMOS靜態(tài)邏輯門的功耗 110
6.4.1 CMOS靜態(tài)邏輯門功耗的組成 110
6.4.2 降低電路功耗的方法 114
6.5 CMOS靜態(tài)邏輯門的延遲 118
6.5.1 延遲時間的估算方法 118
6.5.2 緩沖器最優(yōu)化設計 124
6.6 功耗和延遲的折中 125
6.7 傳輸門邏輯電路 127
6.7.1 基本的傳輸門 127
6.7.2 常見的傳輸門邏輯電路 130
6.8 動態(tài)邏輯電路 134
6.8.1 基本CMOS動態(tài)邏輯電路的工作原理 134
6.8.2 CMOS動態(tài)邏輯電路的優(yōu)缺點 136
6.8.3 多米諾邏輯 137
6.8.4 動態(tài)邏輯電路中存在的問題及解決方法 140

本章小結 144
習題6 144
第7章 CMOS邏輯功能部件 146
7.1 多路開關 146
7.2 二進制譯碼器 148
7.3 二進制加法器和進位鏈 149
7.3.1 二進制加法 150
7.3.2 一位全加器電路設計 151
7.3.3 多位加法器電路設計 156
7.4 算術邏輯單元和移位器 161
7.5 乘法器 165
7.5.1 二進制乘法運算基礎 165
7.5.2 二進制乘法器的電路實現(xiàn) 166
本章小結 171
習題7 172
第8章 時序邏輯電路 175
8.1 電壓信號的存儲機理 176
8.1.1 基于正反饋的靜態(tài)存儲 176
8.1.2 基于電荷保持的動態(tài)存儲 177
8.2 電平敏感鎖存器 178
8.2.1 SR靜態(tài)鎖存器 178
8.2.2 時鐘控制SR靜態(tài)鎖存器 180
8.2.3 靜態(tài)D鎖存器 181
8.2.4 動態(tài)D鎖存器 184
8.3 邊沿敏感觸發(fā)器 184
8.3.1 D觸發(fā)器的重要參數(shù) 185
8.3.2 主從結構D觸發(fā)器 185
8.3.3 脈沖觸發(fā)型D觸發(fā)器 193
8.4 帶復位信號的D觸發(fā)器 193
8.4.1 同步復位D觸發(fā)器 194
8.4.2 異步復位D觸發(fā)器 194
8.5 D觸發(fā)器的應用 195
8.5.1 計數(shù)器 195
8.5.2 信號同步與脈寬整形 197
8.5.3 串并/并串轉換電路 199
8.5.4 時序電路的時序約束 200
8.6 集成電路中的時鐘 203
8.6.1 時鐘信號 203
8.6.2 時鐘樹參數(shù) 204
8.6.3 時鐘轉換時間 206
本章小結 207
習題8 207
第9章 半導體存儲器 209
9.1 半導體存儲器概述 209
9.1.1 半導體存儲器的分類 209
9.1.2 半導體存儲器的相關性能參數(shù) 210
9.1.3 半導體存儲器的結構 211
9.2 非揮發(fā)性只讀存儲器（ROM） 212
9.2.1 掩膜型ROM的基本存儲單元 212
9.2.2 MOS-OR和MOS-NOR型ROM 213
9.2.3 MOS-NAND型ROM 217
9.2.4 預充電式ROM 218
9.2.5 一次性可編程ROM 219
9.3 非揮發(fā)性讀/寫存儲器 219
9.3.1 可擦除可編程ROM（EPROM） 220
9.3.2 電可擦除可編程ROM（E2PROM） 223
9.3.3 Flash存儲器 226
9.4 揮發(fā)性讀/寫存儲器 228
9.4.1 SRAM 229
9.4.2 DRAM 232
9.5 存儲器外圍電路 235
9.5.1 地址譯碼器 235
9.5.2 靈敏放大器 238
9.6 新型非揮發(fā)性存儲器 243
9.6.1 鐵電存儲器 243
9.6.2 相變存儲器 244
9.6.3 磁阻存儲器 245
本章小結 246
習題9 246
第10章 CMOS集成電路輸入/輸出電路及封裝 248
10.1 輸出電路 248
10.1.1 前驅動電路 249
10.1.2 后驅動電路 250
10.2 輸入電路 251
10.3 靜電放電保護 251
10.3.1 ESD放電模型 252
10.3.2 全芯片ESD保護體系 254
10.3.3 典型ESD器件和電路 255
10.4 芯片封裝 257
10.4.1 基本概念 257
10.4.2 封裝工藝流程 258
10.4.3 封裝類型 261
10.4.4 先進封裝技術 261
本章小結 262
習題10 262
參考文獻 264